В последнее время все чаще встречаю проекты, где для FPGA используется Verilog, и это при том, что VHDL, имхо, куда более структурированный и читаемый язык. Особенно для больших проектов. Конечно, у Verilog есть свои плюсы, вроде более простого синтаксиса для некоторых вещей, но сильная типизация VHDL спасает от кучи ошибок которые потом приходится неделями вылавливать в Verilog-коде. Плюс, VHDL лучше подходит для моделирования сложных систем. Как думаете, это просто дань моде, или есть какие-то объективные причины, почему Verilog до сих пор так популярен, даже среди опытных разработчиков?

рабочая ссылка на Крáкен